支持 JEDEC JESD204B
超低 RMS 抖动
87fs RMS Jitter (10kHz 到 20MHz)@2457M
底噪：-161dBc/Hz@245.76MHz
PLL2 可提供多达 14 路差分时钟
最多 7 个 SYSREF 时钟
时钟最大输出频率 3.1GHz
支持 LVPECL，LVDS，HSDS，LCPECL等输出接口
PLL1 提供一个 VCXO/Crystal 缓冲输出
支持 LVPECL，LVDS，2 路 LVCMOS 等输出接口
PLL1
3 个备用的输入时钟
自动或者人工切换模式
无中断切换和LOS
集成低噪声的晶体振荡电路
具有输入时钟丢失的保持模式
PLL2
相位检测速率：=<155MHz
2 路集成低噪声 VCO
输出支持 1 到 32 整数分频，占空比 50%
高精度数字延迟，可自适应性
23ps 步进模拟延迟
模式：双 PLL，单 PLL，时钟分布
工作温度：-40℃ 到 85℃
工作电压：3.15V 到 3.45V
QFN-64 封装