分频器通常用来对某个给定的时钟频率进行分频，以得到所需的时钟频率。在设计数字电路中会经常用到多种不同频率的时钟脉冲，一般采用由一个固定的晶振时钟频率来产生所需要的不同频率的时钟脉冲的方法进行时钟分频。
在FPGA的设计中分频器是使用频率较高的基本设计，在很多的设计中也会经常用到芯片集成的锁相环资源，如用Xilinx的DLL以及Altera的PLL来进行时钟的分频、倍频与相移。在一些对时钟精度不高的场合，会经常利用硬件描述语言来对时钟源进行时钟分频。
分频器是一种基本电路，一般包括数字分频器、模拟分频器和射频分频器。根据不同设计的需要，有时还会要求等占空比。数字分频器采用的是计数器的原理，权值为分频系数。模拟分频器就是一个频率分配器，用带阻带通实现(比如音箱上高中低喇叭的分配器)。射频分频器也是滤波器原理，用带内外衰减，阻抗匹配实现。
随着FPGA技术的发展，基于FPGA技术的硬件设计数字分频器已成为数字系统设计的研究重点。数字分频器通常分为整数分频器和小数分频器。在有些需求下还要分数分频器。
本设计是基于FPGA的数字分频器，通过VHDL硬件设计语言，在Modelsim6.5上对设计的分频器进行仿真验证。
数字分频器的设计
数字分频器的设计与模拟分频器的设计不同，数字分频器可以使用触发器设计电路对时钟脉冲进行时钟分频。分频器的一个重要指标就是占空比，即在一个周期中高电平脉冲在整个周期中所占的比例。占空比一般会有1:1,1: N等不同比例的要求,由于占空比的比例要求不一样，所以采用的时钟分频原理也各不同。在FPGA的数字分频器设计中，主要分为整数分频器、小数分频器和分数分频器。现在分别介绍整数分频器的设计、小数分频器的设计和分数分频器的设计。
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